Random FediRequest - does anyone know of a good verilog discussion of "large" cross bar switches? I'm wondering if I can build a 16 x 16 cross bar in the Zynq fabric. I've seen a bunch of "small" cross bars (2 x 2 up to 5 x 5) with basically a bunch of case statements. But was wondering if there was some scheme that helped with larger ones. #rf #verilog #fpga

En Verilog, on peut assigner un wire sans le déclarer au préalable !

// pas de déclaration du wire ici
assign nouveau_signal = a & b;

#verilog #flf #assign #wire

I've accidentally started reading about flood fill algorithms. Span filling looks doable in a reasonable amount of logic and memory (for non-pathological shapes). I'm almost tempted to give it a go in #Verilog over Christmas.🎄

PSA: This just landed on my work feed:

Zynq UltraScale+ Design Advisory

https://adaptivesupport.amd.com/s/article/72992?language=en_US

#FPGA #Xilinx #vhdl #verilog #pcie

Au fait, Même si la couverture n'a pas changée, le livre «Digital Design with Chisel» en est déjà à sa 6ème édition depuis 2019.

https://www.amazon.fr/Digital-Design-Chisel-Martin-Schoeberl/dp/168933603X

C'est amazon (print) :(
Est-ce que c'est mieux que du bolloré ou lvmh ?

#chisel #flf #fpga #verilog #électronique #scala

Can someone please explain the reason behind having negative vector index ranges in #verilog? The whole end:start declaration was disorienting enough. ​:neofox_dizzy:​ I cannot see how it could be useful. Only that it seems like an easy source of bugs and a massive foot gun. #askfedi

https://hdlbits.01xz.net/wiki/Main_Page has been a really wonderful intro to Verilog HDL. I love their use of language that has helped me think about Verilog as not quite programming (at least as I've thought of it from a software standpoint so far). Staying focused on the hardware, the signals, the wires "driving" 1s & 0s around has been fantastic for getting my brain to settle in quickly to this new way of thinking. Highly recommend!
#verilog #FPGA

Advent of Code 2025 Day 2 in FPGA 🤓 github.com/JulianKemmer... #fpga #hardware #verilog #vhdl #hdl #rtl #hls #asic #eda

github.com/JulianKemmerer...

Advent of Code 2025 Day 2 in FPGA 🤓

https://github.com/JulianKemmerer/PipelineC/blob/master/examples/aof25/day2.c

#fpga #hardware #verilog #vhdl #hdl #rtl #hls #asic #eda

S'il vous plaît, faites nous des interfaces de configurations sous forme de fichiers texte.

Que je puisse tout configurer dans un fichier que je versionne proprement avec git et que je n'ai plus qu'à lancer un script pour générer les bitstream et autre fichiers de config.

J'en peu plus de ces clic-clic ultra-buggés en vieux java qui s'affichent mal et mettent des plombes à cocher/décocher.

Sans parler des messages d'erreurs obscures qui surgissent qu'au bout de 30 min de calcul !

#quartus #intel #vivado #amd #xilinx #fgpa #flf #liberté #vhdl #verilog #java #bitstream

Nous sommes en 2025 et Intel/Altera ne propose toujours pas de logiciel libres pour la simulation des projets Quartus (25.3) :(

Dommage.

#quartus #altera #questasim #vhdl #verilog #simulation #FPGA #flf #vcs #xcelium #rivierapro #intel

Шпаргалка по AXI: Краткое описание интерфейса

Обзор интерфейса AMBA AXI на основе Introduction to AXI. Может быть полезным тем, кто хочет быстро понять основные его фишки.

https://habr.com/ru/articles/965524/

#axi #для_чайников #axi4 #interface #amba #spec #specification #verilog #fpga #soc

Брезенхэм и FPGA

Приветствую читателей Хабра. В рамках решения одной конкурсной задачи понадобилось реализовать алгоритм построения линий на FPGA. “Это вопрос простой, есть же алгоритм Брезенхэма” – так подумал я и приступил к реализации. Что из этого получилось читайте дальше.

https://habr.com/ru/articles/964612/?utm_source=habrahabr&utm_medium=rss&utm_campaign=964612

#fpga #verilog #брезенхем #графика

Брезенхэм и FPGA

Приветствую читателей Хабра. В рамках решения одной конкурсной задачи понадобилось реализовать алгоритм построения линий на FPGA. “Это вопрос простой, есть же алгоритм Брезенхэма” – так подумал я и приступил к реализации. Что из этого получилось читайте дальше.

https://habr.com/ru/articles/964612/

#fpga #verilog #брезенхем #графика

After *checks notes* 8 months, I finally got around to doing another Surfer release 🎉

The change log is long with lots of big and small changes, my favorites being the new wasm based translators, and improvements to the waveform control protocol.

I also took the opportunity to set up automatic builds of the VSCode extension from `main` so it will be in sync with the rest of our binaries :)

Full change log at https://gitlab.com/surfer-project/surfer/-/blob/main/CHANGELOG.md?ref_type=heads#040---2025-11-06

#fpga #asic #verilog #vhdl

🧠 Deep dive: “AI-Accelerated Agile Design Using the ROHD Framework”
How AI and ROHD combine for faster, more correct hardware design.
📝 https://intel.github.io/rohd-website/blog/ai-accelerated-agile-design/

💬 Join the ROHD Discord → https://discord.gg/DfD2RuAzzh

#AI #HardwareDesign #ROHD #Verilog #AgileHardware #OpenSource #EDA

Has anyone tried Chisel? How is it compared to Verilog/SystemVerilog in terms of efficiency, productivity, and performance?

#hdl #rtl #chisel #verilog #systemverilog

Oh joy, another way for tech nerds to overcomplicate a children's block game with a #Verilog #synthesis flow for #redstone #circuits. 🤓🔧 Because who doesn't want to explain hardware description languages to kids building pixel art sheep? 🎨🐑
https://github.com/itsfrank/MinecraftHDL #technerds #pixelart #hardwareeducation #HackerNews #ngated

Образовательные технологии опробованные в России — работают и в США

Провели мероприятие в Калифорнийском политехническом государственном университете в Сан-Луис-Обиспо. Докладчиками были: ваш покорный слуга Юрий Панчул, два американских инженера проектирующие чип по ускорению ИИ, и китайский студент из Университета Калифорнии в Санта-Барбаре. Идея мероприятия возникла, когда я встретился с выпускником Cal Poly Стенли на конференции самоделкиных OpenSause, и он поведал мне то, что я уже знал из собеседований американских студентов: они изучают в вузе карты Карно, доходят до конечного автомата светофора, отдельно постигают классический 5-стадийный конвейер MIPS (ныне RISC-V), а потом идут на собеседование на работу, и - хоба! - выясняется что их карты Карно никого в индустрии не интересуют, а вопросы идут про сопряжение конвейера обработки данных (не процессорного!) и FIFO, чего они не проходили. Привожу ниже мой отчет на английском.

https://habr.com/ru/articles/961364/

#SystemVerilog #Gowin #Xilinx #Altera #ASIC #FPGA #TinyTapeout #Cal_Poly #Verilog #vlsi

It turns out I already had the verilator lint support installed in my #vscode

https://github.com/Migilint/vscode-verilog-linter

And once I compiled/installed #verilator (and set up the path, which unfortunately seems to be manual), it is integrated nicely. It doesn't seem to run automatically though as I type.

#codium #fpga #verilog