A CPU+FPGA OpenCL Heterogeneous Computing Platform for Multi-Kernel Pipeline

#OpenCL #FPGA

https://hgpu.org/?p=29952

I'm pondering 15-bit (5 bits per channel) colour for my #FPGA display logic instead of the current 12-bit.

I prefer 15 to 16-bit for true greys. 24-bit seems overkill and requires twice the storage.

A minor downside is the absence of the human-parseable hex values you get with 12-bit (0xFFC). 🎨

Summer 2025 #cvut defended theses by OTREES / “my” students:

• Matyáš Bobek, FlexCAN Controller Emulation for QEMU, #qemu #canbus (git), I hope for mainlining soon, my thanks to
  @marckleinebudde for review
• Albert Bezděk, Stereo Camera FPGA Interface and Processing for Zynq Based Systems, with initial rectification and disparity in #XilinX #Zynq #FPGA (git), thank to Martin Meloun for review
• Michal Matiáš, NuttX RTOS Driver for Single Unshielded Twisted Pair Communication, working with ncv7410 and ESP32-C6 for now (nuttx, apps git), continues by #GSoC expected to lead to broader OpenAlliance SPI Ethernet MAC-PHY T1S for mainline #NuttX support after summer, thanks to @cynerd for review

See the last OTREES theses list for link to repositories and more

Another related theses from #cvut Faculty of Information Technologies mentored by Michal Štepanovský to mention:

• Jan Medek, Implementation of RISC-V soft-core processor on FPGA board with real-time operating system support, port (git) of #NuttX to the own setup of Ibex #riscv to Digilent Basys 3 and Digilent Nexys Video, includes even #NuttX, #RTEMS, #Zephyr, #FreeRTOS and RT-Thread choice analysis, some minor clarifications in my review, out of the text documentation, the student ported NuttX even to the CPU system prepared in frame of the next thesis
• Ondřej Golasowski, RISC-V open-source microarchitecture analysis and optimization, the VESP-BETA single-cycle RV32IMZicsr #riscv design for basic #comparch education with #FPGA labs

Stay tuned next summer as well, there is student interesting in thesis to add MMU to #QtRvSim

Just pushed some updates. I have posted the #verilog serial link code. This involved getting a set of scripts for simulation set up.

If anybody is interested in helping on this project, I'd love to have somebody try to follow the readme.md to install the prerequisites and run the ./run_sim script.

The goal would be to take notes and flesh out what things aren't in the prerequisite list and how to install them.

I'd be happy to do the same for somebody else's project.

#fpga #reproducibility

Oric core has been updated on MiST and Sidi ⌨️

=== Oric_250608.rbf ===

- Fixed *.TAP loading

MiST: https://github.com/tdelage26/mist-binaries/tree/master/cores/oric

Sidi :https://github.com/tdelage26/SiDi-FPGA/tree/master/Cores/Computer/Oric

#MiSTBoard #Sidi #FPGA #Oric

Intellivision core has been updated for MiST and Sidi :ablobcatenjoy:

=== intv_20250617.rbf ===

- Fixed large Intellicart ROM loading in Intellivision core

MiST: https://github.com/tdelage26/mist-binaries/tree/master/cores/intellivision

Sidi: https://github.com/tdelage26/SiDi-FPGA/tree/master/Cores/Console/Intellivison

#MiSTBoard #Sidi #FPGA #Intellivision

I am happy to announce the release of a longwave software defined radio which I designed at work for experiments with #DSP algorithms, running on the #ULX3S #FPGA board. The user interface is based on #Mecrisp #Forth running on the #FemtoRV, and the signal chain contains a pipelined FFT designed by Dan Gisselquist. Many thanks to Ulixxe for their USB-CDC implementation!

https://github.com/mb-sat/ulx3s-longwave-sdr
https://codeberg.org/Mecrisp/ulx3s-longwave-sdr

@samuel @doktorzjivago @nichobi

I was just reading about #frugalComputing and found myself thinking of #Precursor

It feels to me like it would be a good fit for something like #deltaChat

https://vimeo.com/473293886
https://www.crowdsupply.com/sutajio-kosagi/precursor

#security #fpga #privacy #selfHosted

Dear #lazymastodon:
I'm trying to move an #FPGA simulation from Rivera-PRO to Tachyon cvc64 in #verilog
I have a design with four "top levels" and cvc seems to chose the first one in the compile order. I would like to specify one explicitly.

I'm using the open version of the tool, so don't have paid support.

Documentation for this tool is... hard to find?

Can someone recommend a better tool? Or just show me where I missed in the documentation how to set the top?

http://www.tachyon-da.com/home/how-to-purchase-cvc-enterprise-support/

В русских клубах Америки можно делать не только дискотеки и выступления писателей, но и митапы по FPGA

В городах Америки и Канады, где живут много наших соотечественников, существуют русские клубы, в которые ходят на дискотеки и викторины, для игру в мафию и на выступления писателей. В столице Калифорнии городе Сакраменто, где живет около 80 тысяч русских и украинцев, а также есть армянский и молдавский рестораны, таким клубом является Synergy Social Club. В этом клубе я недавно провел просветительский митап по главной технологии современной цифровой микроэлектроники: маршруту проектирования RTL-to-GDSII для микросхем в массовых изделиях типа смартфонов, и связанной с этим маршрутом технологии FPGA, которые применяются для прототипирования ASIC-ов и обучения в университетах будущих проектировщиков. Эти технологии полезны в наше тревожное время для надежного трудоустройства в самых разных местах: от производителя ракет Lockheed Martin до производителя айфонов Apple. Вот примеры объявлений:

https://habr.com/ru/articles/919640/

#Verilog #VHDL #FPGA #ASIC #Gowin #сакраменто #Open_Sauce #SystemVerilog #Veriog_Meetup #школа_синтеза_цифровых_схем

We're seeing some great progress on the hardware (FPGA) implementation of the Ember CPU! The Verilog simulation of the CPU on a Cyclone V FPGA in QuestaSim can now process LDI (Load Immediate) and MOV instructions. Next step, the ALU!

#cpudesign #8bit #16bit #100DaysRTL #DigitalDesign #ElectronicsEngineering #TechInnovation #hardwaredesign #DIYProjects #retrocomputer #Verilog #ALU #8BitALU #FPGA #ASIC #ProcessorDesign #retrodev #analoguepocket #cyclonev

A thing of beauty has arrived!

An Ultimate64 mk2 as an upgrade to my mk1.

Plus points include USBC power and 1080p output versus barrel jack power and 720p output.

#c64 #Commodore64 #FPGA #Emulation

К чему можно подключить MIPI DSI экран?

Как-то мне захотелось поэкспериментировать с MIPI DSI экранами. Встал вопрос: к чему их подключить? Позже я выбрал решение и спроектировал плату, о чём начал писать статью. Но есть и множество других вариантов. Решил вынести эти данные в отдельную часть. Информация постепенно собиралась по крупицам из разных источников, а после успешного запуска экранов была осмыслена с учётом полученного опыта, систематизирована и представлена в удобной форме. Какие решения доступны? Как рассчитать скорость передачи данных?

https://habr.com/ru/companies/timeweb/articles/918874/

#timeweb_статьи #MIPI_DSI #MIPI_дисплей #экран_от_смартфона #DSI_дисплей #экран_смартфона #дисплей_от_смартфона #подключение_дисплеев_от_смартфонов #экран_от_телефона #дисплей_от_телефона #DSI_экран #SSD2828 #SSD2805 #ESP32P4 #STM32 #TC358870XBG #ПЛИС #FPGA

SYSOP-64 Expands Commodore 64 Possibilities
#Commodore64 #SYSOP64 #FPGA #RetroComputing #DE10Nano #LinuxOnC64 #HackLab #BloodMosher #C64HDMI
https://theoasisbbs.com/sysop-64-expands-commodore-64-possibilities/?feed_id=3867&_unique_id=68516cf0ad61e

Foenix F256K2 and Junior 2 – FPGA Retro Power Redefined
#FoenixRetroSystems #F256K2 #Junior2 #RetroComputing #FPGA #AnyBitFeverDreams #RetroHardware #CommodoreInspired
https://theoasisbbs.com/foenix-f256k2-and-junior-2-fpga-retro-power-redefined/?feed_id=3871&_unique_id=685169ac73e42

Je vais monter une ESN en FPGA qui fait du code sans warning.

On livrera du code synthétisable sans aucun warning !

Si je ne peux pas livrer le code j'offrirais une licorne à la place, c'est plus plausible.

#flf #fpga #warning #esn

Самодельный SDR приемник на Zynq

В этой статье я расскажу о том, как я делал предельно дешевый КВ Web-SDR приемник на SoC Zynq. Основа приемника - Б/У плата Antminer S9. Фактически этот проект является форком уже существующего приемника WEB-888, который, в свою очередь, является продолжением приемника KiwiSDR.

https://habr.com/ru/articles/898490/

#sdr #zynq #fpga #diy

tinygo-tkey: develop Applications using TinyGo on the Tillitis TKey-1, an open source, open hardware FPGA-based USB security token #FPGA #Programming https://github.com/hybridgroup/tinygo-tkey

#Nachtkerzen sind sehr schöne #Blumen, deren Blüten sich abends so schnell öffnen, daß man den Öffnungsvorgang ohne Hilfsmittel beobachten kann und die dann sie ganze Nacht blühen und nachtaktive Insekten versorgen.

_ _ _ _ _ _ N _ E _ L _ _ E _ (15)

Was macht ihr denn nachts? Wie Lustig, die Anfangsbuchstaben bilden die Abkürzung #FPGA. Das hat aber nichts mit der Lösung zu tun.

@galgodon #galgenmasto #galgenfedi

@postroutine I've used Verilator, and it works reasonably well given what it's trying to do. Terribly low-level, though. #fpga #verilog