#systemVerilog

2025-06-18

В русских клубах Америки можно делать не только дискотеки и выступления писателей, но и митапы по FPGA

В городах Америки и Канады, где живут много наших соотечественников, существуют русские клубы, в которые ходят на дискотеки и викторины, для игру в мафию и на выступления писателей. В столице Калифорнии городе Сакраменто, где живет около 80 тысяч русских и украинцев, а также есть армянский и молдавский рестораны, таким клубом является Synergy Social Club. В этом клубе я недавно провел просветительский митап по главной технологии современной цифровой микроэлектроники: маршруту проектирования RTL-to-GDSII для микросхем в массовых изделиях типа смартфонов, и связанной с этим маршрутом технологии FPGA, которые применяются для прототипирования ASIC-ов и обучения в университетах будущих проектировщиков. Эти технологии полезны в наше тревожное время для надежного трудоустройства в самых разных местах: от производителя ракет Lockheed Martin до производителя айфонов Apple. Вот примеры объявлений:

habr.com/ru/articles/919640/

#Verilog #VHDL #FPGA #ASIC #Gowin #сакраменто #Open_Sauce #SystemVerilog #Veriog_Meetup #школа_синтеза_цифровых_схем

2025-05-27

Переходим границу из Мексики в Калифорнию в 2025 году: инструкция для айтишника с фотографиями

Мне не нужно агитировать за Калифорнию с ее обилием интересных работ для программистов и электронщиков. Конечно в сети есть ужастики, как после перехода границы того или иного айтишника помещали в иммиграционную тюрьму, и по выходу из нее он жил в машине на парковке в Маунтин-Вью, одновременно добиваясь работы в FAANG и венчурных инвестиций для своего стартапа. И это не городские легенды - я встречал таких людей в реале. Кроме этого, в последние месяцы на иммигрантских IT-форумах появилась информация, что все, лавочка закрыта и границу больше перейти нельзя. Это разумеется не так, и моя заметка будет проводником в осуществлении вашей Калифорнийской Мечты.

habr.com/ru/articles/912768/

#fpga #asic #sacramento #Мексика #переход_границы #виза_h1 #виза_o1 #verilog #systemverilog #synergy_club

2025-05-22

Упрощение прототипирования и верификации RTL с помощью Python

Всем привет! Хочу поделиться своим опытом использования Python на этапах прототипирования RTL-модулей и последующей верификации. Как RTL-инженер, я часто создаю модели на Python для быстрой проверки логики и алгоритмов будущего RTL. Это подход уменьшает вероятность последующих правок в логике RTL в случае если алгоритм не подходит. Однако при переходе к тестированию на SystemVerilog всегда возникала проблема с переиспользованием написанной Python модели устройства: нужно было писать обвязку на C и использовать DPI-C интерфейсы, чтобы интегрировать Python-код модели в верификационную среду. Это занимало время и было неудобно. Недавно я открыл для себя библиотеку PyStim (Bind Python & SystemVerilog), которая кардинально упростила процесс. PyStim позволяет напрямую вызывать Python-методы и работать с Python-объектами из среды SystemVerilog без необходимости писать обвязку на C или использовать DPI-C . Это значительно снизило трудозатраты и ускорило адаптацию уже готового Python-кода в тестбенче.

habr.com/ru/articles/911674/

#python #systemverilog #bind #prototyping #hdl #connect #integrate #embed

2025-04-21

Как бороться с использованием ChatGPT студентами

Студенты обожают ChatGPT. В идеале, они хотят закоротить профессора и чатгопоту напрямую, то есть посылать задачу от профессора гопоте, пересылать ответ профессору, возражения слать гопоте назад итд - пока не получится решения. Лучше всего это делать скриптом, чтобы студент вообще не был вовлечен в решение задачи и занимался своими студенческими делами, пока чатгопота и профессор разговаривают. Как же обломать крылья этой мечте?

habr.com/ru/articles/902400/

#ChatGPT #Verilog #SystemVerilog #интервью #школа_синтеза_цифровых_схем #LLM #open_source #cheating #собеседования_задачи #fpu

2025-04-21

Как бороться с использованием ChatGPT студентами

Студенты обожают ChatGPT. В идеале, они хотят закоротить профессора и чатгопоту напрямую, то есть посылать задачу от профессора гопоте, пересылать ответ профессору, возражения слать гопоте назад итд - пока не получится решения. Лучше всего это делать скриптом, чтобы студент вообще не был вовлечен в решение задачи и занимался своими студенческими делами, пока чатгопота и профессор разговаривают. Как же обломать крылья этой мечте?

habr.com/ru/articles/902400/

#ChatGPT #Verilog #SystemVerilog #интервью #школа_синтеза_цифровых_схем #LLM #open_source #cheating #собеседования_задачи #fpu

2025-04-18

After getting a basic ALU design done yesterday & starting a **very** rough start at a microcodeish thing, today the first design of the controlunit & overall cpu design comes together, so it can actually calculate an addition from two arbitary registers and store the result back into a register of choice! :3

Still a lot to go but excited it works already somewhat! #hardware #fantasyconsole #diy #verilog #systemverilog #software #cpudesign #hardwaredesign #fpga #fpgadev

Output of an Icarus Verilog run that shows 5 cycles of the CPU running a very basic addition instruction build from microcode steps.
2025-03-21

Векторизация в RISC-V. Основы

Многие современные вычислительные задачи, в частности повсеместная обработка изображений и звука или работа с матрицами для ИИ, хорошо поддаются параллелизации на уровне данных. Чтобы ускорить такие вычисления, производители процессоров добавили в архитектуры специальные SIMD инструкции, которые позволяют работать за одну инструкцию сразу с несколькими элементами. В процессорах архитектуры x86 SIMD инструкции добавляются по принципу ad hoc. Из-за такого подхода, легаси и требований обратной совместимости в x86 накопилось много проблем. Архитектура RISC-V относительно молодая, и при её разработке учтён прошлый опыт. В основе подхода к SIMD в RISC-V заложили идею чистого векторного процессора. В этой статье рассмотрим основные принципы работы векторного процессора и базовые векторные операции с памятью и арифметикой.

habr.com/ru/articles/891356/

#riscv #simd #векторизация #asic #systemverilog

2025-03-20

Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

habr.com/ru/articles/891814/

#Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

2025-03-13

Scala/Chisel против SystemVerilog: генерируем сложные цифровые схемы

В наши дни общепризнанный стандарт для RTL-описаний — это язык SystemVerilog, но популярность сейчас набирает его альтернатива, Chisel. Далее я расскажу подробней об этом языке, его преимуществах, недостатках и рисках, связанных с переходом на Chisel со стандартного стека. Отдельно остановлюсь на функциональном программировании — возможности Chisel, которой нет в SystemVerilog, — и на дополнительных возможностях Chisel, улучшающих механизм переиспользования модулей. А также о том, почему код на Chisel менее подвержен ошибкам и всегда работает. Ну, почти всегда.

habr.com/ru/companies/yadro/ar

#chisel #verilog #scala #systemverilog #asic

2025-03-06

#cocotb, a #freesoftware cosimulation testbench environment for verifying #VHDL and #SystemVerilog #RTL using #Python, is part now of #guixscience channel. It may be used as any other #guix package with a simple

guix install python-cocotb

This means too that pre-built substitutes are available online 🥳.

#modernhw

2025-02-27

Мексиканские студенты отличаются дисциплиной

Провел семинар по SystemVerilog, Gowin FPGA и Tiny Tapeout в городе Тихуана, Мексика. Главное впечатление: я в первый раз в жизни вижу студентов, которые приходят в 8 утра, делают упражнения по верилогу до 6 вечера, с перерывом на полуторачасовый обед, и при этом все 20 студентов выполнили все вариации упражнений которые я от них хотел.

habr.com/ru/articles/885912/

#systemverilog #Tijuana #Mexico #Verilog #Gowin #Verilog_Meetup #школа_синтеза_цифровых_схем #basicsgraphicsmusic #FPGA #хакатоны

2025-02-21

Does anyone know/can point me to a work that defines formal semantics for SVA properties/sequences? The spec seems to not actually do this anywhere for some reason.

#systemverilog #verification #formalsemantics

Max Korbelmaxkorbel
2025-02-12

It's pretty cool that my post on combinational logic in ROHD is in the top-3 results on Google when you search for `always_comb`! intel.github.io/rohd-website/b

Overture Rede Private LimitedOvertureRede
2025-01-31
2025-01-09

Хотите перейти из FPGA в ASIC design? Вот упражнение для разминки. И сомбреро в подарок

Уже пара тысяч человек успели поработать с упражнениями по SystemVerilog и FPGA из репозитория BGM - basics-graphics-music . Они используются в Школе Синтеза Цифровых Схем в России и Беларуси, а также на Verilog Meetup в Silicon Valley, а предыдущие версии использовались на семинарах на Украине, Казахстане, Киргизии, Грузии, Армении и Азербайджане. Прошлым летом мы перенесли два упражнения из BGM и одно упражнение из systemverilog-homework в инфраструктуру Tiny Tapeout для проектирования ASIC. Tiny Tapeout - это компания, которая работает с eFabless и фабрикой Skywater и позволяет студентам и любителям сделать собственные микросхемы за карманные деньги. И вот сейчас хотелось бы интегрировать BGM и Tiny Tapeout всерьез, для планируемого семинара в Мексике. Идея простая: группа из 30 студентов упражняется неделю на верилоге на платах Tang Nano 9K с графическими экранчиками и интерфейсными модулями TM1638. А потом их дизайны переносятся в репозитории на основе варианта темплейта от Tiny Tapeout - и мы вместе оформляем заказ на производство чипа на фабрике. А какое участие я хочу от вас? А вот какое:

habr.com/ru/articles/871964/

#Hacker_Dojo #SystemVerilog #школа_синтеза_цифровых_схем #Мексика #Gowin #ASIC #Open_Lane #eFabless #Tiny_Tapeout #программирование_игр

2024-12-06

Want to try contributing to an #opensource project? silver is a #SystemVerilog project that has open issues. Check out this issue on GitHub: github.com/melt-umn/silver/iss

2024-12-02

Повышение эффективности образования методом «Безумного Макса», в применении для хардвера высокоскоростных вычислений

Когда студент устраивается на работу в электронную компанию, очень здорово, если он уже умеет строить одну и ту же электронную схему разными способами, в зависимости от требований пропускной способности, максимальной тактовой частоты, размера и энергопотребления. Как натренировать такое умение? Для новых домашних работ в программе Школы Синтеза Цифровых Схем мы решили разодрать на блоки реальный процессор и дать студентам задачу собирать разные специализированные вычислительные устройства из этих блоков, примерно как герои фильма "Безумный Макс: Дорога ярости" собирали свои боевые драндулеты из частей реальных автомобилей. В качестве первой жертвы мы выбрали ...

habr.com/ru/articles/862734/

#Verilog #VHDL #микроархитектура #riscv #FPU #ieee754 #SystemVerilog #школа_синтеза_цифровых_схем #openhwgroup #образование

2024-11-29

Want to try contributing to an #opensource project? silver is a #SystemVerilog project that has open issues. Check out this issue on GitHub: github.com/melt-umn/silver/iss

looks like in #SystemVerilog when you prefix a task's argument with "ref", the parser thinks all the following arguments are also references¹, a là declaring the arguments without specifying the type for each², so you have to make the references the last arguments and call the task with (x, , z) if there are optional arguments (with default values) in-between
the LRM doesn't seem to clearly specify this behavior
I don't like this language at all, and I don't understand why people even prefer it

¹ i.e. (ref first_t a, second_t b) is the same as (ref first_t a, ref second_t b)
² where (first_t a, b) is the same as (first_t a, first_t b)
2024-11-04

Комбинационная логика на SystemVerilog

Данная статья посвящена разработке аппаратуры на SystemVerilog со стороны человека, который сам только начинает углубленно в этом разбираться. Рассчитана она на то, чтобы другим новичкам было проще сориентироваться в незнакомой среде, поэтому некоторые аспекты здесь будет рассмотрены довольно поверхностно и упрощенно...

habr.com/ru/articles/855866/

#systemverilog #языки_описания_аппаратуры #комбинационная_логика #fpga

Client Info

Server: https://mastodon.social
Version: 2025.04
Repository: https://github.com/cyevgeniy/lmst